1.本发明涉及半导体技术领域，屏蔽特别涉及一种屏蔽栅场效应晶体管及其制备方法。栅场
背景技术：
2.屏蔽栅场效应晶体管(split gate trench，晶体sgt)是管及目前先进的mosfet技术，能够很好地解决导通电阻和寄生电容之间的其制矛盾，同时降低系统的备方导通损耗和开关损耗，提高了系统使用效率。法流具体的屏蔽，在屏蔽栅场效应晶体管中，栅场通过在栅电极的晶体下方设置屏蔽栅，从而可以大幅降低栅漏电容，管及并且屏蔽栅场效应晶体管的其制漂流区中还具有较高的杂质载流子浓度，能够为器件的备方击穿电压提供额外的益处，相应的法流可以降低导通电阻。
3.图1至图2为现有的屏蔽一种屏蔽栅场效应晶体管的制备方法的分步骤结构示意图。利用该制备方法制作屏蔽栅场效应晶体管的过程中，如图1所示，在回刻蚀线氧化层102露出屏蔽栅103的顶部之后，线氧化层102的表面与屏蔽栅103的侧壁之间形成尖角104；如图2所示，采用热氧化工艺在沟槽101内形成覆盖屏蔽栅103的顶部表面的隔离氧化层105之后，由于在屏蔽栅103与线氧化层102之间的尖角104的位置容易氧化不充分，导致该位置的隔离氧化层105的厚度较薄，这容易导致栅电极106底部与屏蔽栅103之间的漏电，进而导致屏蔽栅场效应晶体管的高温栅偏(htgb)失效。此外，在线氧化层与屏蔽栅之间的尖角底部，栅电极的形貌难以控制，工艺控制难度较大。
技术实现要素：
4.本发明的目的之一是提供一种屏蔽栅场效应晶体管的制备方法，可以有效控制栅电极底部的形貌，改善屏蔽栅场效应晶体管的高温栅偏失效问题，且工艺控制难度较小。
5.为了实现上述目的，本发明一方面提供一种屏蔽栅场效应晶体管的制备方法。所述屏蔽栅场效应晶体管的制备方法包括：提供基底，所述基底中形成有第一沟槽，所述第一沟槽内形成有屏蔽栅，所述屏蔽栅填充在所述第一沟槽的下部，所述屏蔽栅和所述第一沟槽之间形成有第一介电层，所述屏蔽栅的顶部凸出所述第一介电层；在所述基底上形成覆盖所述屏蔽栅顶部的第一氧化层，所述第一氧化层的表面与所述第一介电层的表面相接并构成第二尖角；在所述第一沟槽内形成半导体材料层，所述半导体材料层填充所述第二尖角的底部；执行热氧化工艺，在所述第一沟槽内形成第二氧化层，所述第二氧化层覆盖所述屏蔽栅的顶部，同时将所述半导体材料层氧化为第三氧化层；在所述第一沟槽内填充形成栅电极，所述栅电极覆盖所述第一氧化层、所述第二氧化层和所述第三氧化层。
6.可选的，所述第一氧化层覆盖所述第一沟槽的上部侧壁；所述第二氧化层覆盖所述第一沟槽的上部侧壁；所述第一沟槽上部侧壁上的第一氧化层和第二氧化层共同作为栅氧化层。
7.可选的，在所述第一沟槽内形成半导体材料层，所述半导体材料层填充所述尖角的底部的步骤包括：在所述第一沟槽内填充半导体材料；以及回刻蚀去除部分所述半导体材料，露出所述第一沟槽上部侧壁上的第一氧化层，所述第二尖角底部的半导体材料保留
且作为所述半导体材料层。
8.可选的，回刻蚀去除部分所述半导体材料的步骤中，所述半导体材料的去除速度为所述第一氧化层的去除速度的5倍～30倍。
9.可选的，所述第一氧化层的材料包括氧化硅；所述半导体材料层的材料包括多晶硅。
10.可选的，所述第一氧化层通过热氧化工艺形成。
11.可选的，提供基底的步骤包括：在基底中形成第一沟槽；在所述基底上形成第一介电层，所述第一介电层保形地覆盖所述第一沟槽的内表面；在所述第一沟槽内形成屏蔽栅，所述屏蔽栅填充所述第一沟槽的下部；刻蚀去除部分所述第一介电层，所述屏蔽栅的顶部凸出剩余的所述第一介电层，且所述屏蔽栅的侧壁和所述第一介电层的表面之间构成第一尖角。
12.可选的，所述第一氧化层填充部分所述第一尖角，且在所述第一尖角的位置，所述第一氧化层和所述第一介电层连接形成所述第二尖角。
13.可选的，在刻蚀去除部分所述第一介电层的步骤中，所述第一沟槽上部侧壁上的第一介电层全部去除并露出所述第一沟槽的上部侧壁。
14.可选的，提供基底的步骤中，所述基底中形成有第二沟槽，所述第一介电层覆盖所述第二沟槽的内表面。
15.可选的，在所述第一沟槽内形成屏蔽栅的步骤包括：在所述基底上形成栅极材料层，所述栅极材料层填满所述第一沟槽和所述第二沟槽且覆盖所述基底的顶面；研磨去除所述基底顶面上的所述栅极材料层，所述第二沟槽内保留的栅极材料层作为源电极；刻蚀去除所述第一沟槽内的部分所述栅极材料层，所述第一沟槽内保留的栅极材料层作为所述屏蔽栅。
16.本发明的另一方面还提供一种屏蔽栅场效应晶体管，所述屏蔽栅场效应晶体管利用上述的屏蔽栅场效应晶体管的制备方法制成。
17.本发明的屏蔽栅场效应晶体管的制备方法中，通过氧化填充在第二尖角的底部的半导体材料层来形成填充第二尖角底部的第三氧化层，通过第三氧化层的填充可以有效控制栅电极底部的形貌，可以利用第三氧化层的辅助隔离避免尖角位置第一氧化层较薄导致的栅电极与屏蔽栅之间的漏电问题，改善屏蔽栅场效应晶体管的高温栅偏失效问题；半导体材料层与第一氧化层的材料不同，半导体材料层的形成和刻蚀对第一氧化层的厚度影响较小，工艺控制难度较小；本发明中，通过同一道热氧化工艺可以同时形成第二氧化层以及将半导体材料层氧化为第三氧化层，有助于简化工艺流程，节约制造成本。
附图说明
18.图1至图2为现有的一种屏蔽栅场效应晶体管的制备方法的分步骤结构示意图。
19.图3为本发明一实施例提供的屏蔽栅场效应晶体管的制备方法的流程图。
20.图4至图18为本发明一实施例提供的屏蔽栅场效应晶体管的制备方法的分步骤结构示意图。
21.附图标记说明：
22.(图1至图2)101-沟槽；102-线氧化层；103-屏蔽栅；104-尖角；105-隔离氧化层；
106-栅电极；
23.(图4至图18)200-基底；200a-衬底；200b-外延层；201-硬掩模层；202-图形化的第一掩模层；203-第一沟槽；204-第二沟槽；205-第一介电层；206-第一栅极材料层；207-源电极；208-图形化的第二掩模层；209-屏蔽栅；210-第一尖角；211-第一氧化层；212-第二尖角；213a-半导体材料；213-半导体材料层；214-第三氧化层；215-第二氧化层；216-第二栅极材料层；216a-栅电极；217-第二介电层；218-第一接触插塞；219-第二接触插塞。
具体实施方式
24.为了有效控制屏蔽栅场效应晶体管的栅电极底部的形貌，改善屏蔽栅场效应晶体管的高温栅偏失效问题，本发明提供一种屏蔽栅场效应晶体管及其制备方法。
25.以下结合附图和具体实施例对本发明提出的屏蔽栅场效应晶体管及其制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
26.图3为本发明一实施例提供的屏蔽栅场效应晶体管的制备方法的流程图。如图3所示，本实施例提供的屏蔽栅场效应晶体管的制备方法包括：
27.步骤s1，提供基底，所述基底中形成有第一沟槽，所述第一沟槽内形成有屏蔽栅，所述屏蔽栅填充在所述第一沟槽的下部，所述屏蔽栅和所述第一沟槽之间形成有第一介电层，所述屏蔽栅的顶部凸出所述第一介电层；
28.步骤s2，在所述基底上形成覆盖所述屏蔽栅顶部的第一氧化层，所述第一氧化层的表面与所述第一介电层的表面相接并构成第二尖角；
29.步骤s3，在所述第一沟槽内形成半导体材料层，所述半导体材料层填充所述第二尖角的底部；
30.步骤s4，执行热氧化工艺，在所述第一沟槽内形成第二氧化层，所述第二氧化层覆盖所述屏蔽栅的顶部，同时将所述半导体材料层氧化为第三氧化层；以及
31.步骤s5，在所述第一沟槽内填充形成栅电极，所述栅电极覆盖所述第一氧化层、所述第二氧化层和所述第三氧化层。
32.应该理解的是，虽然图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
33.图4至图18为本发明一实施例提供的屏蔽栅场效应晶体管的制备方法的分步骤结构示意图。以下结合图3、图4至图18对本实施例的屏蔽栅场效应晶体管的制备方法进行说明。
34.如图11所示，步骤s1提供的基底200中形成有第一沟槽203，所述第一沟槽203内形成有屏蔽栅209，所述屏蔽栅209填充在第一沟槽203的下部，屏蔽栅209和第一沟槽203之间形成有第一介电层205，屏蔽栅209的顶部凸出第一介电层205。
35.示例性的，提供基底200的步骤s1具体可以包括分步骤s11至s15。
36.分步骤s11包括：如图4所示，在基底200上形成硬掩模层201以及位于所述硬掩模层201上的图形化的第一掩模层202，所述图形化的第一掩模层202定义出第一沟槽和第二沟槽在基底200中的形成位置；以所述图形化的第一掩模层202为掩模，刻蚀硬掩模层201并停止在基底200的表面上，以将图形化的第一掩模层202的图案转移到硬掩模层201中。
37.本实施例中，基底200可以包括衬底200a和外延层200b，外延层200b覆盖衬底200a的顶面。衬底200a可以为硅衬底、锗衬底或硅锗衬底等。外延层200b的材料可以包括硅等。硬掩模层201的材料可以包括氮化硅。图形化的第一掩模层202可以为图形化的光刻胶层。
38.分步骤s12包括：如图5所示，以图形化的硬掩模层201为掩模，刻蚀基底200，在基底200中形成第一沟槽203和第二沟槽204。
39.分步骤s12中，可以采用干法刻蚀工艺刻蚀基底200；基底200中形成的第一沟槽203和第二沟槽204的数量均可以为多个。本实施例中，第一沟槽203和第二沟槽204均位于外延层200b中，第一沟槽203和第二沟槽204的深度可以相同。在形成第一沟槽203和第二沟槽204后，可以采用干法刻蚀工艺和/或湿法刻蚀工艺去除图形化的硬掩模层201。
40.分步骤s13包括：如图6所示，在基底200上形成第一介电层205，所述第一介电层205保形地覆盖所述第一沟槽203的内表面和所述第二沟槽204的内表面，且第一介电层205覆盖基底200的顶面。
41.示例性的，第一介电层205的材料可以包括氧化硅。第一介电层205可以采用低温化学气相沉积(ltcvd)工艺、低压化学气相沉积(lpcvd)工艺、快热化学气相沉积(rtcvd)工艺或等离子体增强化学气相沉积(pecvd)工艺形成。如图6所示，由于第一介电层205的填充，第一沟槽203和第二沟槽204内的空腔缩小。
42.分步骤s14包括：如图10所示，在第一沟槽203内形成屏蔽栅209，所述屏蔽栅209填充第一沟槽203的下部。
43.分步骤s14具体可以包括：如图7所示，在基底200上形成第一栅极材料层206，第一栅极材料层206填满第一沟槽203和第二沟槽204且覆盖第一介电层205以及基底200的顶面；如图8所示，采用化学机械研磨工艺研磨去除基底200顶面上的第一栅极材料层206并露出第一介电层205的表面，第二沟槽204内保留的第一栅极材料层作为源电极207；如图10所示，在基底200上形成图形化的第二掩模层208，图形化的第二掩模层208覆盖第二沟槽204的形成区域且露出第一沟槽203的形成区域；如图10所示，以图形化的第二掩模层208为掩模，刻蚀去除第一沟槽203上部的第一栅极材料层且保留第一沟槽203下部的第一栅极材料层，第一沟槽203内保留的第一栅极材料层作为屏蔽栅209。
44.本实施例中，第一栅极材料层206的材料包括但不限于多晶硅。在研磨去除基底200顶面上的第一栅极材料层206之后、在基底200上形成图形化的第二掩模层208之前，如图9所示，可以对基底200进行表面清洗刻蚀，如此有助于提高后续形成的图形化的第二掩模层208的贴覆力。
45.分步骤s15包括：如图11所示，在图形化的第二掩模层208的保护下，刻蚀去除第一沟槽203内的部分第一介电层205，使屏蔽栅209的顶部凸出剩余的第一介电层205，且在第一沟槽203内，屏蔽栅209的侧壁和第一介电层205的表面之间构成第一尖角210；去除图形化的第二掩模层208。示例性的，可以采用湿法刻蚀工艺刻蚀去除第一沟槽203内的部分第
一介电层205。图形化的第二掩模层208可以为图形化的光刻胶层。
46.在分步骤s15中，第一沟槽203周边的基底顶面上的第一介电层也会被刻蚀去除；第一沟槽203上部侧壁上的第一介电层205全部去除并露出第一沟槽203的上部侧壁，如此便于控制后续第一沟槽203上部侧壁上的氧化层的厚度，即便于控制第一沟槽203上部侧壁的栅氧化层的厚度。
47.接着，执行步骤s2，如图12所示，在基底200上形成覆盖屏蔽栅209顶部的第一氧化层211，所述第一氧化层211的表面与第一介电层205的表面相接并构成第二尖角212。
48.参考图11和图12所示，第一氧化层211填充部分第一尖角210，且在第一尖角210的位置，第一氧化层211和第一介电层205连接形成第二尖角212。
49.本实施例中，第一氧化层211的材料包括氧化硅；可以采用热氧化工艺形成第一氧化层211。具体的，在热氧化过程中，屏蔽栅209顶部的多晶硅被氧化形成氧化层，且第一沟槽203上部侧壁的硅以及基底顶面露出的硅也被氧化形成氧化层，从而第一氧化层211还覆盖第一沟槽203的上部侧壁以及基底200露出的顶面。如图12所示，在步骤s2中，源电极207顶面也会被氧化。
50.其中，参考图11和图12，由于第一尖角210的尖端处容易氧化不充分，从而在第一尖角210尖端处的第一氧化层的厚度小于其余位置的第一氧化层的厚度，其余位置包括屏蔽栅209顶面上方等。
51.本实施例中，在热氧化过程中，屏蔽栅209顶部的氧化速度大于基底200露出的表面的氧化速度，从而屏蔽栅209顶部上的第一氧化层的厚度大于第一沟槽203上部侧壁上的第一氧化层的厚度。
52.执行步骤s3，如图14所示，在第一沟槽203内形成半导体材料层213，所述半导体材料层213填充所述第二尖角212的底部。
53.具体的，步骤s3可以包括：如图13所示，在第一沟槽203内填充半导体材料213a；如图14所示，回刻蚀去除部分半导体材料213a，露出所述第一沟槽203上部侧壁上的第一氧化层211，第二尖角212底部的半导体材料213a保留且作为半导体材料层213。
54.示例性的，半导体材料层213的材料可以包括多晶硅。可以采用干法刻蚀工艺和/或湿法刻蚀回刻蚀去除部分半导体材料213a。需要说明的是，本实施例中，半导体材料层213的材料与第一氧化层211的材料不同，从而在回刻蚀半导体材料213a时，可以选择性刻蚀半导体材料，使得半导体材料213a的去除速度远大于第一氧化层211的去除速度，从而回刻蚀半导体材料213a对第一沟槽203内的第一氧化层211的厚度影响较小，使得半导体材料213a的回刻蚀受第一氧化层211的限制较小，进而便于控制半导体材料213a的去除量，回刻蚀工艺的工艺控制难度较小。
55.为了在回刻蚀半导体材料213a的过程中有效地保护第一氧化层211，回刻蚀去除部分半导体材料213a的步骤中，半导体材料213a的去除速度可以为第一氧化层211的去除速度的5倍～30倍，但不限于此。
56.执行步骤s4，如图15所示，执行热氧化工艺，在所述第一沟槽203内形成第二氧化层215，所述第二氧化层215覆盖屏蔽栅209的顶部，同时将半导体材料层213氧化为第三氧化层214。
57.需要说明的是，第二氧化层215通过氧化第一氧化层211覆盖的硅形成，即氧原子
穿过第一氧化层211继续氧化第一氧化层211下的硅形成第二氧化层215，从而第一氧化层211覆盖第二氧化层215，为了便于理解，本技术的附图中画出了第一氧化层211和第二氧化层215之间的分界线。步骤s4中，通过一道热氧化工艺同时形成第二氧化层215和第三氧化层214，如此有助于简化工艺。
58.参考图15所示，在步骤s4中，第一沟槽203上部侧壁也被进一步氧化，即第二氧化层215还覆盖第一沟槽203的上部侧壁。本实施例中，第一沟槽203上部侧壁上的第一氧化层211和第二氧化层215共同作为栅氧化层。
59.执行步骤s5，如图16至图17所示，在第一沟槽203内填充形成栅电极216a，栅电极216a覆盖第一氧化层211、第二氧化层215和第三氧化层214，栅电极216a与屏蔽栅209之间通过第一氧化层211、第二氧化层215和第三氧化层214共同隔离。
60.具体的，如图16所示，在基底200上形成第二栅极材料层216，所述第二栅极材料层216覆盖基底200且填满第一沟槽203。
61.如图17所示，研磨去除基底200顶面上的第二栅极材料层，且保留第一沟槽203内的第二栅极材料层作为栅电极216a。本实施例中，在研磨去除基底200顶面上的第二栅极材料层的过程中，还可以去除基底顶面的部分氧化层。
62.本实施例中，栅电极216a的材料可以包括但不限于多晶硅。
63.接着，如图18所示，在基底200的顶面形成第二介电层217，第二介电层217覆盖基底200。第二介电层217的材料可以包括氧化硅。
64.在基底200上形成多个接触插塞，多个接触插塞包括第一接触插塞218和第二接触插塞219，第一接触插塞218与源电极207连接，第二接触插塞219对应于栅电极216a且与栅电极216a侧边的基底顶部连接。
65.本发明的屏蔽栅场效应晶体管的制备方法中，通过氧化填充在第二尖角212的底部的半导体材料层213来形成填充第二尖角212底部的第三氧化层214，通过第三氧化层214的填充可以有效控制栅电极216a底部的形貌，可以利用第三氧化层214的辅助隔离避免尖角位置第一氧化层211较薄导致的栅电极216a与屏蔽栅209之间的漏电问题，改善屏蔽栅场效应晶体管的高温栅偏(htgb)失效问题；半导体材料层213与第一氧化层211的材料不同，半导体材料层213的形成和刻蚀对第一氧化层211的厚度影响较小，工艺控制难度较小；本发明中，通过同一道热氧化工艺可以同时形成第二氧化层215以及将半导体材料层213氧化为第三氧化层214，有助于简化工艺流程，节约制造成本。
66.本发明还提供一种屏蔽栅场效应晶体管，所述屏蔽栅场效应晶体管可以利用上述的屏蔽栅场效应晶体管的制备方法制成。
67.参考图18所示，该屏蔽栅场效应晶体管包括：基底200、第一沟槽203、屏蔽栅209、栅电极216a、第一氧化层211、第二氧化层215和第三氧化层214。
68.第一沟槽203形成在基底200中，屏蔽栅209填充在第一沟槽203的下部，屏蔽栅209与第一沟槽203之间形成有第一介电层205。第一氧化层211和第二氧化层215位于屏蔽栅209的上方且覆盖屏蔽栅209，第一氧化层211的表面与第一介电层205的表面相接并构成第二尖角212。第三氧化层214填充第二尖角212的底部。栅电极216a填充在第一沟槽203的上部且覆盖屏蔽栅209上方的第一氧化层211、第二氧化层215和第三氧化层214。
69.需要说明的是，本说明书采用递进的方式描述，在后描述的屏蔽栅场效应晶体管
重点说明的都是与在前描述的屏蔽栅场效应晶体管的制备方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
70.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。